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A partire da Marzo 2020 ho coordinato la progettazione di un chip integrato per la lettura di sensori a micro-strip in applicazioni spaziali. Il chip si chiama ASTRA-64 (Adaptable Silicon sTrip Readout Asic) e la sua prima applicazione per cui è stato disegnato è il Silicon Charge Detector (SCD) per l’esperimento HERD (High Energy cosmic-Radiation Detection) che verrà installato a bordo della Stazione Spaziale Cinese, la cui messa in operazione è prevista nella seconda metà degli anni 2020. I principali obiettivi scientifici di HERD includono la rivelazione indiretta di particelle di materia oscura, l’osservazione di raggi gamma ad alta energia e lo studio della composizione dei raggi cosmici. Il chip include 64 canali per la misura della carica dei segnali in ingresso: il front-end analogico può leggere entrambe le polarità di segnale e include diverse configurazioni di guadagno e shaping time per consentire un’ottimizzazione delle prestazioni in funzione della tipologia del sensore a cui viene interfacciato il chip. La lettura può avvenire sia in maniera analogica, con ADC esterno al chip, sia in maniera digitale, tramite ADC interno al chip. È inoltre presente un sistema di discriminazione dei segnali per generare un segnale di trigger che può essere mandato al sistema di acquisizione esterno al chip. Nello specifico ho progettato l’intero front-end (amplificatore, shaper, discriminatore) e ho coordinato lo sviluppo dei rimanenti blocchi per la misura della carica, digitalizzazione e trasmissione dei dati (Sample and Hold, MUX, ADC, Serializzatore). Mi sono poi occupato dell’integrazione di questi blocchi nel top-level del chip, del quale ho curato l’implementazione e le verifiche finali prima del trasferimento delle maschere di produzione alla fonderia. Nell’ambito del progetto ARCADIA, la stessa architettura del canale e lo stesso schema di lettura è stato adottato per generare una versione monolitica di ASTRA a 32 canali, dove le strip del sensore sono integrate nello stesso silicio dell’elettronica di ASTRA. Una prima versione di ASTRA-64 è stata sottomessa a fine 2020. A causa di ritardi nella produzione della scheda di test, la caratterizzazione elettrica del chip ha subito un lungo posticipo ed è iniziata solo quest’estate con ancora qualche intoppo (problemi su alcune schede e sul dicing dei chip). Nel frattempo, una seconda versione di ASTRA è stata sottomessa nell’estate 2021. Questa versione mantiene la stessa architettura della precedente ma implementa delle modifiche nel layout sia dei blocchi interni sia dei pad di ingresso/uscita per ridurre l’area totale del chip e renderlo così più adatto ad essere system-ready, cioè integrato in un sistema di test a larga scala dove diversi ASIC possono essere assemblati uno di fianco all’altro per leggere un maggior numero di strip e un’area di silicio più grande.